Recupero clock e dati

Un circuito di recupero clock e dati (CDR, Clock and Data Recovery) viene impiegato in sistemi di dati seriali ad alta velocità, in cui il clock non viene eseguito separatamente dai dati (clock asincrono), ma è invece incorporato in un flusso di dati seriali, che costituisce solo una serie di uno e zero binari random. Il clock viene quindi estratto dal flusso di dati tramite un circuito CDR. I dati sono campionati o partizionati e riorganizzati. Questa parte è conosciuta come recupero dei dati in un CDR.
Un circuito CDR viene implementato nel ricevitore in cui il flusso di dati o i segnali sono amplificati, filtrati ed equalizzati. Un circuito slicer partiziona quindi il flusso di dati in sezioni, usando una frequenza generata precisamente. Viene applicato un PLL (Phased-Lock Loop) per il blocco alla frequenza del clock incorporato nel flusso di dati. Tale clock incorporato funge da riferimento per il PLL, usato per rigenerare un clock bloccato nella fase di clock di riferimento. Le due fasi del clock di riferimento e il clock appena generato sono allineati dal PLL. Il clock recuperato viene quindi utilizzato per rigenerare i dati ricevuti.
Nei circuiti CDR sono generalmente impiegati i PLL, ma sono stati usati altri tipi di oscillatori. La scelta dipende spesso dai compromessi per ciascun progetto e dai requisiti delle prestazioni del CDR.
Il risultato del CDR è quindi una separazione tra clock e dati, applicabili in altre sezioni del circuito digitale e della logica, come desiderato. Continua a leggere Meno informazioni